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很久之前写过一个非常简单的uvm_model 文章地址 但是没有提编译的一些细节： 这里面一部分是封装在package中的，一部分则是直接在.f文件直接加载的。 组件主要是通过package封装的，至于case以及sequence则采用，直接加载的方式。 这样做的原因是，如果case以及sequence也采用package封装的话，会给调用rtl中的hierarchy造成很多的麻烦。

```verilog ../tc/vcs_pkg.svh ../tc/user_plus.sv ../tc/seq/b...

最近一直在做一些小模块的验证，之前都是在用现成的环境修修改改。 写一个纯sv的环境；

首先是harness；

```verilog

module harness

bit clk; bit rst_n;

w_inf inf(bit clk,bit rst_n);

tc test();

dut dut( clk (inf.clk), rst_n(inf.rst_n), a (inf.a), b (inf.b) );

initial begin clk = 0; forever #0.5n...