标签: 验证

最近一直在做一些小模块的验证，之前都是在用现成的环境修修改改。 写一个纯sv的环境；

首先是harness；

```verilog

module harness

bit clk; bit rst_n;

w_inf inf(bit clk,bit rst_n);

tc test();

dut dut( clk (inf.clk), rst_n(inf.rst_n), a (inf.a), b (inf.b) );

initial begin clk = 0; forever #0.5n...